반도체 소부장: 공정 난이도 상승 → 캐파증설 요구량 증가

DRAM, NAND, 비메모리 모두 공정난이도 급상승

전공정 기술 개선이 어려워지고, 앞으로 더 어려워질 전망이다. 인텔이 주장해 온 무어의 법칙은 이미 2010년 초반부터 깨졌다.

DRAM은 Capacitor의 A/R(Aspect Ratio, 종횡비) 때문에 첨단 공정 도입에 따른 원개 개선율이 확연하게 둔화되었다. Capacitor의 종횡비 문제는 EUV로 해결할 수 없다. 종횡비가 높아질수록 Capacitor의 형성이 어려워지고, 형성 이후에 도 쓰러질 확률인 높아진다. Capacitor의 종횡비는 기하급수적으로 상승하고 있으며, DRAM 공정난이도는 Capacitor의 종횡비에 비례한다. 실제로 DRAM 업체들은 1anm 전환 과정과 1bnm 개발 과정에서 큰 어려움을 겪고 있다.

NAND도 2D NAND의 한계를 피해 3D NAND 전환에 성공했으나, 3D NAND에서도 적층 단수가 증가함에 따라 DRAM과 마찬가지로 A/R 문제에 노출될 수 밖에 없다. 실제로 NAND 업체들은 200단 내외 공정 개발에 고생하고 있다.

그리고 비메모리 Foundry는 기존 FinFET(Fin Field Effect Transistor)을 GAAFET(Gate All Around FET) 공정으로 전환하는 과정에서 기술 난이도가 대폭 상승하고 있다. Transistor의 선폭이 좁아지면, 누설전류(Leakage Current)가 발생하여 Short Channel Effect가 발생한다. 14nm 선폭부터 적용되어 온 FinFET 공정이 4nm 미만 선폭에서는 한계를 보일 것으로 판단된다. 그래서 Foundry 업체들은 4nm 미만 선폭에서 GAA(Gate All Around) 공정을 적용할 계획이다. 삼성전자는 3nm 선폭부터, TSMC는 3nm 또는 2nm부터 GAA 공정을 적용할 계획이다. GAA는 Transistor 구조를 전면적으로 변경하는 것이기 때문에, 공정기술상 많은 어려움이 등장할 것으로 전망된다. 구조 변화로 인해 Vth(Threshold Voltage) 등 Transistor Engineering이 매우 어려워진다. 최적의 Transistor 조건을 찾기 위해 상당한 연구개발 기간이 필요하다.

반도체 공급은 공정기술과 캐파증설 두 가지로 증가시킬 수 있다. 공정기술 난이도가 상승한다는 점은 캐파증설 요구량이 증가한다는 의미다. 수요 증가율이 일정하다면, 캐파증설에 의한 공급 기여분이 커지고 있다는 것이다. 실제로 TSMC, 삼성전자, SK하이닉스의 CapEx 금액이 지속적으로 증가하고 있다.